ADI时钟抖动衰减器优化JESD204B串行接口功能

编辑：admin 2025-01-01 浏览：261 次

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上海2015年/美通社/--AnalogDevices,Inc.，全球领先的高性能信号处理解决方案供应商，最近推出一款高性能时钟抖动衰减器HMC7044，其支持JESD204B串行接口标准，适用于连接基站设计中的高速数据转换器和现场可编程门阵列(FPGA)。JESD204B接口专门针对高数据速率系统设计需求而开发，3.2GHzHMC7044时钟抖动衰减器内置可以支持和增强该接口标准特性的独特功能。HMC7044提供50fs抖动性能，可改善高速数据转换器的信噪比和动态范围。该器件提供14路低噪声且可配置的输出，可以灵活地与许多不同的器件接口。HMC7044还具有各种时钟管理和分配特性，使得基站设计人员利用单个器件就能构建完整的时钟设计。

基站应用中有许多串行JESD204B数据转换器通道需要将其数据帧与FPGA对齐。HMC7044时钟抖动衰减器可在数据转换器系统中产生源同步且可调的样本和帧对齐(SYSREF)时钟，使JESD204B系统设计得以简化。该器件具有两个锁相环(PLL)和重叠的片内压控振荡器(VCO)。第一PLL将一个低噪声、本地压控时钟振荡器(VCXO)锁定至噪声相对较高的参考，而第二PLL将VCXO信号倍频至VCO频率，仅增加非常小的噪声。对于蜂窝基础设施JESD204B时钟产生、无线基础设施、数据转换器时钟、微波基带卡和其它高速通信应用，HMC7044架构可提供出色的频率产生性能，相位噪声和积分抖动均很低。

HMC7044时钟抖动衰减器主要特

支持JEDECJESD204B

超低均方根抖动：50fs（12KHz至20MHz，典型值）

噪底：-162dBc/Hz(245.76MHz)

低相位噪声：-142dBc/Hz（800kHz至983.04MHz输出频率）

PLL2提供多达14路差分器件时钟

支持最高5GHz的外部VCO输入

片内稳压器提供出色的PSRR

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